職責描述：
1、根據產品需求，完成模塊及系統級設計，包括verilog代碼編寫，仿真驗證，支持FPGA功能驗證；
2、數字電路的綜合，時序驗證，版圖布局布線后的時序分析，一致性檢查等；
3、參與項目的整體規劃，保證負責模塊的按時，高質量交付；
4、撰寫設計文檔，仿真報告，驗證報告及項目技術總結等。
任職要求：
1、通信工程、電子工程等相關專業碩士以上學歷，3-5年相關經驗或通信工程、電子工程等相關專業本科，5-8年以上經驗；
2、扎實的電路理論基礎，熟悉數字集成電路基本原理、設計技巧、設計流程及相關EDA工具；
3、具備從0到1搭建UVM驗證環境或者有FPGA驗證經驗者優先；
4、有短距通信相關產品設計經驗者優先；
5、具有敬業精神、團隊合作精神以及良好的溝通能力，做事踏實、認真、勤懇。